振荡电路的设计与应用
第1节 用于数字电路的晶振模块
更新于2008-08-28 11:15:34

2.1.1性能良好的振荡模块

CPU主板上都有典型的时钟电路板(照片2.1),其上安装有照片2.2所示的晶振模块。这是一种类似于振荡电路内有晶体振子的集成电路部件,工作电源电压为5V,一般可简单得到TTL或CMOS电平的输出波形。


照片2.1数字基板上一般使用的晶振模块                               照片2.2晶振模块的外形


振荡电路是所谓的模拟电路,但用模块设计振荡电路时,没有必要每次都要研究晶体振子及其外围电路,任何人都能简单使用模块很方便地构成振荡电路。
封装形式如照片22所示,一般采用金属壳,而且是完全密封方式,因此,泄漏到空中的信号应该非常少。晶振模块的引脚采用标准化的配置,其配置方式与普通的DIL双列直插式14脚(14脚为VCC,7脚为地,8脚为输出)的集成电路相同,因此,在印制电路板上的原图设计非常方便。但需要注意其外形尺寸比普通的集成电路大。
虽然,笔者对于接通电源就产生振荡的部件不感兴趣,但因为其必须作为振荡器(不是电路)来处理,因此,有必要对此进行说明。


2.1.2晶振模块的规格

有很多晶体振子生产厂家制造晶振模块,这里,作为典型实例的是东洋通信机的TCO707系列模块,其规格如图2.1所示。


图2.1TCO707系列的规格(晶振模块实例)


这里特别对TCO707F模块进行说明。根据产品目录,这种模块的振荡频率范围为025~6MHz,可完全覆盖普通数字电路用途的范围。然而,若每次都要定做设计所需要频率的晶振模块,则需要等待一段时间。普通的模块是标准频率,一般大多使用这种频率模块,可在短期内进行供货,因此,只要不是特殊的要求,大都使用这些标准频率的晶振模块。经常使用的晶振模块TCO707F的标准频率如表2.1所示。
表2.1经常使用的晶振模块TCO707F的标准频率(单位:MHz)
1.000             4.000            6.144             12.000            16.384          24.000
1.843 2          4.096            7.372 8          12.288           17.000           25.000
2.000             4.194 304    8.000             14.000           18.000           26.000
2.457 6          4.915 2        8.192             14.318            18.432           26.666
3.000              5.000           9.830 4          14.745 6        19.660 8       32.000 
3.579 545      5.760          10.137 6         16.000           21.477 27     48.000
3.686 4           6.000          11.000            16.257           22.118 4        60.000
振荡模块的工作温度是-10~70℃,因此,除特殊环境外,在一般电子设备允许的温度范围内。若考虑采用单个部件构成的振荡电路在低温情况下能产生振荡,则可放心使用这个部件。
TCO707F的电源输入电压为5V±10%,但电压降到3V还能产生振荡(电气性能不能得到保证)。一般用大约5V逻辑电源作为振荡模块的工作电压,当然不会出现问题。
最近的话题是3V电源工作的逻辑电路。因此,若约2V的电压也能产生振荡,则这是非常好的模块。这样对任何公司的模块都要进行测试,后面介绍的朝日电波制造的4MHz模块其工作电压为1V也能产生振荡(负载开路)。但实际使用时需要得到厂家的确认。
这种振荡模块的电源输入电流大都与振荡频率有关。TCO707F的电源输入电流在f=60MHz时为50mAmax。在目前要求低消耗功率的年代,这种电流值稍大一些。对于这一点CMOS反相器构成的振荡模块在VDD=5V,f=4MHz时电流可以控制在2.5mA左右。
振荡模块的振荡频率稳定度如产品目录中所示,常温偏差(初始精度)为±40ppm,温度特性为±40ppm,老化1年为±5ppm。
有关振荡模块输出的规定中,扇出系数表示能够驱动几个TTL门电路,一般能驱动1~10个。高速CMOS 74HC系列的逻辑集成电路作为振荡模块的负载时,若使用TTL输出型的集成电路,振荡振幅与74HC的电平不一致,因此,要接入如图2.2所示的上拉电阻(470Ω)。


图2.2晶振模块的基本使用方式


用TTL的1.4V阈值电压规定波形的对称性(高与低电平的时间之比),占空比在40%~60%以内。波形占空比不是50%时,多是产生2次、4次、6次等高次谐波的频谱。若是普通数字电路用的振荡模块,不用太注意这个问题。
振荡波形当然是方波,但上升与下降时间与一般脉冲波形的规定不同。需要注意这是用TTL的高、低电平即24V与04V之间的时间规定上升与下降时间。


2.1.3晶振模块的测试

图2.3是晶振模块测试电路的原理图,电路中规定了电源的旁路电容、上拉/下拉电阻(470Ω)、负载电容(多个累积为50pF),各自用开关进行切换(参看照片2.3)。
印制电路板上图案的频率达到数十兆赫,因此,为了扩大接地面积,采用铜箔带使其图案优良化。


图2.3晶振模块测试电路的原理图


1. TCO707F(24567MHz)的实验
照片2.4是模块输出端开路时振荡输出波形,3V左右时有波形,到5V时波形消失。因此,TTL电平满足VOH≥2.4V。
一般的晶振模块大多是这样的波形(上升不尖锐),用作时钟脉冲完全没有问题。


照片2.3  晶振模块测试电路的实装图

照片2.4  2.4576MHz时TCO707F输出波形


2.TCO707F(33.33MHz)的实验
照片2.5是模块输出端开路时振荡输出波形,频率比2.4576MHz更高,但波形没有特别的问题。测量时若示波器的地线较长,则波形产生振铃现象。要想在30MHz以上也能观察到较干净的波形,那就必须掌握好测量技术才行。
照片2.6是照片2.5的基波波形(当然含有多种高次谐波)的噪声谱,边带噪声非常小,这是晶振电路的特征。其他的振荡电路,如LC及RC振荡电路的边带噪声较大。


照片2.5  33.33MHz时TCO707F输出波形

照片2.6  33.33MHz时噪声谱


2.1.4高频波形测试的探头

观察数十兆赫以上方波波形时,需要考虑测试示波器的探头。若是能驱动50Ω负载的振荡模块,对于50Ω终端可用50Ω探头进行测试,但对于普通的TTL输出型模块一般使用高阻抗探头进行测试。
若使用照片2.13所示那样长地线的探头进行测试,则地线的电感成分较大,因此容易发生谐振,观察到的波形会有很多振铃现象。如照片2.13中的下方所示,若在探头中接入一个接地引脚,这样可使测试端的长度变得非常短。


照片2.13示波器的探头

照片2.14是用普通示波器的高阻抗探头(引线较长)测试24MHz晶振模块的实例。由波形可知,高低电平都产生振铃现象。仅是确认波形当然可以,但要正确测试时,一定要采用地线非常短的探头。这就是说也要考虑印制板内振荡输出的配线。
照片2.15是75MHz晶振模块的输出波形,当然,这是使用没有地线的探头的测试结果。若是用普通的地线,波形的振幅变大,观察到的是非常漂亮的正弦波波形。


照片2.14  用高阻抗探头测试24MHz晶振模块的实例

照片2.15  75MHz晶振模块的输出波形


这里使用带宽为300MHz的示波器,但用100MHz带宽的示波器观察为正弦波。
 

2.1.5高频时钟波形的改善方法

若观察一下数字电路基板上的时钟波形,频率越高波形越容易产生振铃与过冲,这样就会产生高频寄生振荡、辐射以及噪声等。
为了减小寄生振荡,使波形变钝,这样的效果比较好,这样,在规定以上处波形上升与下降变慢。使方波变钝的简单方法如图2.4所示,它是在信号线上套上一个铁氧体磁环(FB101等),必要时用最小限度的电容接地(也有不必要的场合),这样就构成一种低通滤波器。
照片2.16是这时的波形实例,这与照片2.5(33.33MHz)的波形相比可知,波形变得相当圆滑。


图2.4改善高频时钟波形的方法

照片2.16用铁氧体磁环使波形变圆滑的实例


频率再高时,只在输出端串联一个电阻效果也很好,如图2.5所示。对于高速CMOS逻辑电路,最佳电阻值为12~180Ω,称为阻尼电阻。


图2.5串联电阻的效果


2.1.6内有分频器的振荡模块

需要正确的时钟信号,而且是低频信号(例如,时钟用1Hz信号)时,采用分频IC(触发器串联的IC,也称为计数器IC)将晶振输出信号进行分频,可以分频得到所预定的频率,这样就得到所需要的时钟信号。
晶振输出频率一般为数兆赫,因此,需要的时钟频率较低时,可采用多级分频器。另外,若要得到各种频率输出,可方便使用内有可编程分频器的振荡器。
图2.6是精工爱普生时标IC,内由晶振(SPG8650B/8651B为100kHz)和可编程分频器这两级构成。可编程分频器是根据引脚的接法设定分频比,即设定输出频率的IC,采用DIP16脚封装结构。


图2.6时标IC SPG8650B(精工爱普生(株))


振荡频率的控制如表2.2所示,也包括CTL1~CTL3中没有给出的33.3kHz,16.6kHz,8.3kHz频率的设定。CTL4~CTL6是按10设定分频级数,可以设定到100~107(幂次对应数据0~7),
表2.2振荡频率的控制
CTL1           CTL2         CTL3       分频比
0                     0                0                1/1
0                     0                1                1/10
0                     0                1                1/2
0                     1                1                1/3
1                     0                0                1/4
1                     0                1                 1/5
1                     1                0                 1/6
1                     1                1                1/12


图2.7SPG8650B/8651B的基本使用方法


电源电压为5V,消耗电流为0.5mA,这是一种节电的设计方案。
图2.7示出SPG8650B/8651B的基本使用方法。频率设定引脚CTL1~CTL6片内都有下拉电阻,因此,为正逻辑输入。基准分频比的设定使用CTL1~CTL3的3位,有8种形式,将其进行10n分频的端子是CTL4~CTL6,输出频率变为1/10n。
分频电路的复位端是负逻辑输入,从高电平→低电平进行复位,低电平→高电平开始分频,因此,即使设定长周期(低频率),最初的时钟周期也是正确的。
FOUT不通过分频器而输出原来的振荡频率(100kHz)信号,该信号也可以用于其他目的。
照片2.17是设定频率为10kHz时输出波形(照片的上方)和FOUT(100kHz)的输出波形(照片的下方),这是CMOS电平非常好的波形。由于是分频器输出,因此,占空比正好为1/2(50%),但33.3kHz(占空比为1/3)和20kHz(占空比为2/5)时占空比不是1/2,因此,输出频率不适用于复杂的用途,要注意这一点。
照片2.18是设定频率为33.3kHz时输出波形。最初的1个周期为高电平,2、3时钟期间为低电平(占空比为1/3)。


照片2.17设定频率为10kHz时输出波形(照片的上方)和原振荡频率(FOUT,照片下方)的输出波形

照片2.181/3分频比时占空比为1/3
 

 

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