数字系统设计
第3节 TTL IC的基本电路
更新于2008-08-29 10:33:43

前一节介绍了数字电路最基本的电路,本节要追溯历史,介绍如何将它们组合、改进,实现IC实用的电路,而且要介绍TTL基本电路的工作。


1.3.1数字IC的实现

因为前一节介绍的AND型电路和OR型电路没有放大作用,经几级变换后高电平和低电平渐渐接近,高电平与低电平的分离就不可能了。即使巧妙地设计这些电路,在经过3~4级连接后就不能分离高和低的电平,因此没有实用性。如果通过一个AND型电路,由于信号振幅再生需要再连接一个反相器。也就是像图1.20那样,连接图1.16的AND型电路(称为门电路)和图1.13的反相器。在此电路中,反相器基极一侧接入的电阻,用AND型电路的电阻代用。


图1.20AND型电路与反相器的组合


现在,把输入1、2都设为H,两个二极管也就都为截止,这个电路的工作如图1.21(a)所示,反相器的输入为H,这与输入端加上5V的情况是等效的。所以在晶体管上基极上有足够的电流,处于饱和状态,因而输出变为L。
如果输入的其中一个为L,那么其L侧的二极管就为导通,电流通过RB从二极管流出。结果是晶体管的基极发射极间的电位差几乎为0V,基极电流度为零,晶体管就处于截止状态(OFF)。因而在这种情况下,输出是H。这个电路的工作如图1.21(b)所示。这种情况即使两个输入都是L也是同样的。总结这些工作,用图1.21(c)表示。


图1.21AND型电路+反相器的工作


但是,这个电路实际应用时有不方便之处,就是输入H和L边界,即这个电路阈电平与低电平相同,为0V。这是因为晶体管的基极发射极间存在与二极管相同的正向电压下降,因此如图1.22所示,晶体管的基极有无电流的临界条件是输入电压为0V。也就是说,输入电压即使比0V稍高点,基极发射极间的电位差也要比VBE大,基极电流才流动,晶体管为导通。


图1.22AND型电路+反相器的阈电平


因为希望阈电平尽量处于高电平和低电平之间,所以必须要从0V开始提高电平。要提高阈电平,只要提高使晶体管基极有电流的电压就可以。因为不能改变晶体管本身基极发射极间的电压降,如图1.23所示,串联地接入两只二极管。这样,如果使基极有电流流动,就必须施加二极管正向压降分量的高电压。也就是说等效地使晶体管基极电流开始流动的电压提高。一只二极管正向电压Vdf大体上是0.65V,因此阈电平约为1.3V。


图1.23阈电平的移动


但是,这个电路也存在问题,如图1.24(a)所示,基极与发射极间没有电阻,就不能正常工作。该电阻有两个作用。没有电阻的电路,如图1.24(b)所示,晶体管截止时,通过基极集电极结,向基极流进的反方向漏电流,由于输入侧被二极管封闭,没有了去向,最终就会从基极流进发射极。这个基极电流被扩大hFE倍,成为集电极电流,使输出的高电平下降,这也是耐压下降的原因。这种电流称为发射极接地的基极开路集电极截止电流ICEO。因为VCC是5V耐压下降,并不是重大故障,但是高电平下降成为问题。如果高电平下降到阈电平以下,电路就会误操作,不能发挥电路功能。这里设晶体管hFE为100,集电极电阻为6kΩ,计算分割高电平的漏电流。设集电极电压为VC,基极集电极漏电流为ICEO,根据
VC=VCC-RC·ICEO
ICEO=hFE·ICBD
求分割VC设定的阈电平1.3V的ICBO,则为:
1.3>5.0-6×(100·ICBO)
ICEO>0.006=6(μA)
通常,晶体管的漏电流比这个值小很多,所以影响不大,不过最好预先采取对策才能更安全。因此,在基极发射极间接入电阻,漏电流就会如图1.24(c)所示,通过电阻流入接地极,因此通过基极电流流通,就可以预防高电平低下。这个电阻为5kΩ,由于比较小,电阻的电压下降不如使晶体管基极电流流动提高基极电压。例如,即使是10μA的漏电流,基极电压也仅仅上升0.05V,晶体管完全处于截止状态。以上就是插入基极发射极间的电阻的一个作用。


图1.24漏电流的对策


电阻的另一个作用是提高电路的工作速度。如图1.25(a)所示,当输入都为H时,晶体管中的电流通过电阻RB就可以畅通无阻,处于导通状态。因此,在基极集电极结积存过剩电荷,呈饱和状态,同时确保晶体管导通的安全性。


图1.25截止时的滞后改善


这里,输入的任何一方或者双方都急剧变为L,晶体管将由导通变为截止,因此要考虑输出由L变化到H的情况。这时,由RB通过二极管,流入基极的电流为0mA。如图1.25所示,基极集电极结积存的电荷Q直到没有为止,晶体管都将保持导通状态。也就是说,只要电荷不被集电极电流完全消耗掉,晶体管就不会处于截止状态。因此,虽然输入为L之后,输出就为H,但是只能增加相应的滞后。如果基极接入电阻,基极就会由这个电阻接地。如图1.25(c)所示,即使基极输入侧的二极管处于截止,积存于基极集电极结的电荷也可以直接从基极放电。
我们再定量地讨论一下其作用。设现在积存的过剩电荷为Q,并在ts时间内消失,那么放电电流的平均值为
Idis =Q/ts
这个电流Idis在无电阻的情况下,由于从基极侧无处流动,因而就完全原封不动地成为了基极电流IB,结果在晶体管的集电极中流动与Idis会合的电流,即
IC=Idis+hFE·IB=(1+hFE)·Idis=(1+hFE)·(Q/tSN)
这里tSN是无电阻情况的放电时间。如果安装了电阻,放电电流Idis就分流给电阻。假设Idis全部都分流给电阻,其结果产生的电压降不如在晶体管的基极电流里流动的那样大,晶体管的基极电流IB为0mA,集电极电流就仅为放电电流Idis,则
IC=Idis=Q/tSE
这里,tSE是安装电阻情况下的放电时间。集电极电流IC取决于负载电路,有无电阻都是同样的值。因此,设这两个式子的IC相等,即
(1+hFE)·Q/tSN=Q/tSE
就得到
tSN=(1+hFE)·tSE
由此可知,没有安装电阻时,就必须增加安装电阻时的(1+hFE)倍的时间,使基极集电极结的过剩电荷放电。直到放电结束,集电极电流才流动。所以无论晶体管的输入条件是否在截止状态,晶体管都会处于ON状态,饱和滞后时间ts相应地也就增大。实际上,正如上面的概算所示,即使安装电阻,也不能把全部放电电流分流到电阻上,逻辑上是不能得到改善的。但是,如果降低它的电阻值,就可以接近到相当理想的状态。
图1.24(a)是连接上述说明的AND型电路和反相器的电路,这是在构成各种数字电路方面作为实用的一个最基本的电路开发的。这个电路的逻辑功能像前面几个研究的图1.21(c)那样。以这个电路为基本电路,多少变一下形,附加其他功能,使之组合,就可以实现所有的逻辑功能。这个电路是连接二极管电路和晶体管电路而制作的电路,一般被称为DTL(DiodeTransistor Logic,二极管晶体管逻辑)电路。
这个DTL在数字IC时代的初期(1960年前后)就已实现产品化,投入了实际应用。经过进一步改进的Modified(改良的)DTL还应用到了大型计算机上。但是,仍然存在工作缓慢等问题。所以,现在已经被下一节将介绍的TTL所替代,但这种方法还存在于LS-TTL等。


1.3.2TTL IC

为了改善DTL的工作速度,如图1.26所示,制成了一个把AND电路(门)的部分由二极管替换成多发射极晶体管的电路。这是一个将晶体管与晶体管结合起来的电路,通称为TTL(TransistorTransistor Logic,晶体管晶体管逻辑)电路。
这个门电路使用的是多发射极晶体管,如图1.27(a)所示,是在晶体管的基极上安装多个发射极的结构。多发射极晶体管若在其多个发射极中的某一个里导通电流,它可以作为晶体管工作。因为晶体管的基极发射极间以及基极集电极间,可以用二极管等效替换。所以多发射极晶体管可以如图1.27(b)所示。因此,如果将图1.24(a)的DTL的门部分用多发射极晶体管替换,就变成图1.26的TTL,并且进行和DTL同样的工作。


图1.26多发射极晶体管的TTL

图1.27多发射极晶体管


把DTL门部分替换成多发射极晶体管,得到的效果有两个。一个是在电路IC化的情况下,制造方法变得简单,从而用一个多发射极晶体管可以代替几个二极管。另一个是改善了工作速度。对于这种情况,我们通过对图1.26的电路加以改进后的图1.28进行讨论。这个电路是把位于基极的降电压用的二极管替换成晶体管的射极跟随器的电路,二极管正方向电压下降Vdf,用晶体管Tr2的基极发射极间电压下降VBE替代。


图1.28安装了射极跟随器的TTL


通过使用射极跟随器,可以增强输出晶体管Tr3的基极电流IB,这样就可以使这个晶体管集电极电流(输出电流)IC增加很多。因为,IC=hFE·IB。所以,这个电路与图1.26的电路相比较是一个能连接更多负载的实用性电路。
下面介绍,这个电路由于使用多发射极晶体管,工作速度可以得到怎样的改善。如图1.29(a)所示,现在输入双方都设为H,门电流通过Tr1、Tr2,由Tr3的基极流入发射极,Tr2和Tr3为ON。这种场合,Tr1形成发射极比基极电位高、基极又比集电极电位高,形成一种逆连接,集电极和发射极的作用与通常相反。这种逆连接晶体管的电流放大率,称为反方向电流放大率。这种结构的反方向电流放大率是比1小很多的值,但即使这样,有小部分反向集电极电流(即发射极电流)还在流动。这成为TTL的H电平输入时形成漏电流的原因。


图1.29输出从L到H时的电流的流动


在这里,突然使这个电路的输入单方或者双方变为L,Tr2和Tr3就变为OFF,输出必将成为H。但是,正如前面所述的那样,只要存在过剩电荷,Tr3就不会截止。为了缩短饱和滞后时间ts,要使过剩电荷迅速放电才行,因此安装了RG。但是,如果该电路中Tr1的发射极变为L,那么Tr1作为晶体管就需要准确偏压,当晶体管工作。DTL在这种情况,使用二极管截止,而在这个电路中Tr1里集电极电流流动。Tr1在这一瞬间实质上是基极接地,所以可以看作和发射极电流相等的集电极电流流动。如图1.29(b)所示,该集电极电流是为了吸收Tr2的过剩电荷,因此Tr2过剩电荷被Tr1集电极电流迅速吸收为0。其效果通过Tr2射极跟随器还波及到Tr3,只要过剩电荷存在,作为Tr1集电极电流,就要把它消耗掉。这比Tr2或者Tr3单独消耗当然要快,结果和二极管门情况相比可以减少ts。如果过剩电荷没有了,那么由于Tr1集电极电位降低,Tr1作为晶体管就不工作,变成和DTL二极管等效。
虽然使用多发射极晶体管取得了上述效果,但是也产生了缺点,即除了前述的反方向电流放大率引起的输入漏电流外,在某个发射极和另一个发射极变为H和L后,它们之间产生了电位差,此时,如图1.30所示,H一侧为集电极,L一侧为发射极,形成了晶体管。这样形成的晶体管的hFE非常小。但是,即使这样也成为相互干扰的原因。由于这两种现象,从H一侧的输入端流入最小40μA左右的漏电流。另外,由于这种晶体管作用,出现添加到H侧的输入噪声穿过L侧输入的信号线这样的不理想的现象。多发射极晶体管也存在这样的缺点,但由于它取得了提高工作速度这一大效果,初期的TTL也采用了这种电路。


图1.30多发射极晶体管输入的相互干扰


实用化的TTL是把图1.28的电路变形为图1.31所示那样的电路,这种电路为TTL IC的基本电路。该电路将输出侧的晶体管做成了二层建筑物的形状,被称为图腾柱(Totem Pole)输出。基于这种图腾柱输出带来的效果相当大。
图1.28之前的各种电路中,所有输出只在从H下降到L的方向上,根据晶体管从截止到导通状态,迅速地从高电平向低电平推移。另一方面,输出从L到H的上升方向,考虑到了迅速放电晶体管的过剩电荷,使晶体管迅速截止。但是截止后,从L到H即把输出电压提高到VCC,这只不过是用在集电极安装的集电极电阻被动地进行罢了(无源牵引,passive pull up)。
图1.31的图腾柱输出是为了加快输出电压的上升速度,代替集电极电阻安装射极跟随器的晶体管,强制性地提高升至高电平的电压上升速度(称为有源上拉,active pull up)。在TTL中,如图1.32所示,输入从H到L而输出晶体管Tr4为截止时,Tr2先为截止,Tr1的晶体管效果不及Tr4。因此Tr2中残留过剩电荷。而在这种有源上拉中,Tr2为截止,其集电极为高电平,因此,射极跟随器Tr3为导通,其发射极一侧就为H。于是,Tr3的集电极电流不仅从负载还要从电源通过130Ω电阻和Tr3强制流入,可以迅速地放电Tr4的过剩电荷。但是这样一来,Tr3和Tr4瞬间都同时为导通,由于过剩电荷放电,相当大的尖峰信号电流在Tr4里流动。因为这个电流是由电源供给,所以成为电源噪声的原因。


图1.31图腾柱输出TTL

图1.32图腾柱输出电路的输出从L到H时的过剩电荷流动


关于射极跟随器Tr3的集电极侧的130Ω电阻,如图1.33(a)所示,是集电极侧负载电阻。这是为了控制尖峰信号电流,以及H输出时输出一侧接地及短路时,防止Tr3短路电流流动、破坏Tr3而加入的。而且Tr4截止即输出是H时,Tr3作为射极跟随器工作,集电极的保护电阻值也很小,所以Tr3不饱和,以有源状态工作。
另外,放入Tr3发射极侧的二极管D3,输出为L时,为了确实使Tr3为截止,将进行电平移动。如图1.33(b)所示,Tr3的基极电位是由Tr4的基极发射极间电位差VBE4和Tr2饱和时的基极发射极间电位差VCES2之和VBE4+VCES2给予。另一方面,Tr3的发射极电位为插入的D3的正方向下降电压Vdf和Tr4饱和时集电极发射极间电位差VCES4之和。因此,要使Tr3截止,只要Tr3的基极发射极间的电位差,比导通所必需的VBE3小就可以了,即为
VBE4+VCES2-VCES4-Vdf<VBE3
VCES2和VCES4基本是相同值,VCES4和Vdf也基本是相同的值,所以这就满足了上式,可以使Tr3确定为截止。图1.31的电路输入侧接入两个二极管D1、D2,它们是为了防止在输入加上负电压时,电位比接地还低,从而出现不便于工作的情况。
如图1.31所示的TTL基本电路即使在输出为H时,上侧的晶体管也可以供给电流,所以输出阻抗无论是输出为H、L都为低值,并具有耐噪声特性。


图1.33图腾柱输出电路输出侧的方法


TTL的基本电路的工作如上述说明那样。不过我们再次概括一下,使用图1.11的等效表示,将输出为H、L时的各晶体管的状态如图1.34所示。只是晶体管有源时,基极发射极间电位差VBE除外。通过该图,可以明确把握晶体管的状态。


图1.34表示TTL的各晶体管工作的等效电路


以图1.31作为TTL基本电路所构成的多功能IC,作为标准TTL(以下简称NTTL)的系列,已产品化,广泛普及。随后开发出为了提高工作速度、降低电力消耗的肖特基TTL(STTL)系列及低电力消耗肖特基TTL(简称LSTTL)系列等,这些将在下一节说明。LSTTL系列的输入电路返回到了DTL电路,但基本工作的原理与NTTL相同。


1.3.3肖特基TTL和低功率肖特基TTL

N-TTL(标准TTL)为提高工作速度而采取了几种方法。提高工作速度最大的问题是,晶体管由饱和状态转移到截止状态时,集电极发射极间蓄积过剩电荷,那么问题的关键是要如何加速放电,以提高速度。
因此,作为解决方法,研制了明显减少过剩电荷而工作的晶体管,制作了使用这种晶体管的TTL。这就是肖特基(Schottky)TTL(简称S-TTL)。这个电路如图1.35所示。这里使用的晶体管被称为肖特基晶体管(Schottlky transistor)。如图1.36(a)所示,在一般晶体管的基极集电极间,连接了肖特基势垒二极管(Schottky barrier diode)。一般的PN结二极管,正方向电流开始流动的上升电压是0.7V,而肖特基势垒二极管为0.4V左右的低值。这种二极管不是PN结,而是使用金属和半导体的肖特基结的二极管。如图1.36(a)所示,插入这种二极管后,正方向电压是0.4,可以使集电极电压箝位于VBE-Vfs(约0.3V)。也就是说,即使基极电流增加至饱和状态,集电极电压比基极电压低下,基极集电极间的电位差增加,只要该值为0.4V以上,肖特基势垒二极管就处于导通状态,多余的基极电流通过该二极管就会流入集电极。因此,这种晶体管可以将过剩电荷控制在极少的程度,在轻饱和状态下工作,所以可以高速转换。这也可以看作把基极集电极间的等效二极管用肖特基势垒二极管箝位。


图1.35肖特基TTL IC的基本电路


图1.35的S-TTL电路,用肖特基晶体管替换NTTL晶体管,同时插入Tr5,和Tr3达林顿耦合,增强Tr3基极电流。接入NTTL的Tr3发射极的二极管,由Tr5基极发射极结代用。另外,由于接入Tr6,Tr4从饱和状态到截止状态时,可以吸收过剩电荷,起到提高工作速度的作用。还可以缩短Tr3和Tr4同时为导通状态的时间,从而减轻尖峰电流。同时通过接入Tr6这种有源元件,可以修正在下一节论述的NTTL输入输出偏向一边的特性。STTL电路使用的电阻与NTTL的情况比较都小。因此,可以得到大的基极电流,晶体管从截止到导通工作的高速化成为可能。但是,由于电流大,也就电力消耗大。


图1.36肖特基晶体管


图1.37(a)是低功率肖特基(low power schottky)TTL(LSTTL)的基本电路。这个电路和STTL电路相比,首先不同的是多发射极晶体管换成了肖特基势垒二极管。使用这样的二极管门,可以避免由多发射极晶体管引起的输入耦合现象。另外,由于使用二极管,与NTTL和STTL相比,输入的耐压(增压)也提高了一倍多。使用这种二极管门的LSTTL电路呈DTL型,但看作是NTTL和STTL的发展型,被分类到TTL。LSTTL把二极管作为门使用,但由于肖特基势垒二极管响应快,不像DTL反应那么慢。
图1.37(a)的LSTTL电路与STTL基本相同,只是多了一些考虑。二极管D5成为位于Tr3基极的电荷放电回路,可以加速Tr3截止,使输出从H迅速向L转变。由于Tr2二极管D6通过它们流进更多的电流,这就增加了Tr4基极电流,使之迅速移向导通,同时有助于负载电荷放电。
LSTTL中的阻值与NTTL或STTL相比都高。因此,电路里没有大量电流流动,耗电就低。另一方面,速度不如STTL,与NTTL基本相同,是高性能的TTL。
TTL进一步发展制造出了ALSTTL、ASTTL、FTTL等。图1.37(b)就是FTTL的基本电路。由图可知二极管很多。详细的差异将在第3章说明。


图1.37

 

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