数字逻辑电路的ASIC设计
第4节 ASIC机能设计方法有待思考的地方
更新于2008-08-29 13:26:38

1.4.1ASIC的库单元

一般地,ASIC的LSI是由2~8AND,2~8NAND,2~6OR,2~6NOR,2/2~4/4AO(AND OR),2/2~4/4OA(OR AND),XOR,解码器,数据选择器等既原始又丰富的单元构成的。另外还有利用系统时钟运行的、单一种类的D锁存器的锁存器单元。
本应该还有一些锁存器的单元,但是有趣的是,暂时情况下只使用系统时钟驱动的D锁存器。即如图1.24所示,把它当作准备好的单元进行接下来的讨论。在本章后半部,还出现了JK锁存器。


图1.24ASIC设计方法采用的库单元

续图1.24ASIC设计方法采用的库单元


仅用这样的单元,就可以组装成ASIC系统,虽说如此,时钟输入的是系统时钟,比如仅用10MHz的D锁存器,就可以说明下列问题:“计数器,锁存器或是计时器怎么办?”,“原本想往时钟线路中输入的信号怎么办?”。


1.4.2内部锁存器的寻址技术

设定一个前提,锁存器的时钟线路已经与系统时钟相连,那么能够设计的就只有数据线路了。
本来,锁存器单元只有D锁存器,这样一来电路设计似乎就变得非常单调呆板,但也不能就此断言。我们用使能信号来代替时钟,控制D锁存器。单边锁存器以图1.25所示形状为基本形。


图1.25双稳态锁存器的设计方法


在图1.25中,当使能路线为“H”时,这个锁存器读入的是D的输入,当是“L”的时候,读入并保持自身数据。使用74LS375那样的双稳态锁存器的时候,可以照原样使用,但是使用边缘触发型锁存器时,要加上如图1.26所示的电路。


图1.26实现边缘锁存器的微分电路


在这个电路里,当外部锁存器把“L”替换成“H”的时候,就发出一个系统时钟左右的使能信号,即成为微分电路。若把它和图1.25所示的使能线路相连,就作为D锁存器开始运行。图1.27是一个例子。


图1.27采用系统时钟在上升沿同步工作的D锁存器


1.4.3从非同步电路转向同步电路的失败例子

用同步电路设计ASIC或是FPGA的话很易理解。但是仍有人要求把用TTL设计的电路放入ASIC系统中。
使用TTL的时候,电路规模再大也不会超过10k。和ASIC系统的电路相比,规模要小得多,所以应该细心研究电路动作,仔细更改错误。
若非同步电路具有图1.28所示的时钟逻辑门,则可以将逻辑门信号适当修正为数据选择器的转换信号。
最应当注意的是,切不可盲目跟随非同步电路的运行,把其运行步骤一一改成同步电路。例如,如图1.29所示,把外部信号直接输入脉冲,如果是解读其他锁存器,将外部信号微分化,用微分脉冲采样数据,就可以同步运行,并可得到把该电路规模扩大三倍的电路。


图1.28时钟逻辑门的变换

图1.29非同步电路转向同步电路的失败例子


即使是这样的电路,如果外部时钟发生变化,也可以把它变成不再进行数据采样的简单电路。

 

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